31-40

31.  Организация  ввода-вывода  в микропроцессорных системах.

В большинстве применений на ряду с вычислительными возможностями и экономическими показателями МТ большое значение предается средствам обмена информацией с периферийными устройствами. Эти средства образуют подсистему I/o, которая включает в себя программные  и аппаратные средства интерфейса, а также информацию участвующим в обмене. Широкое распространение микропроцессорных систем заставило  расширить и пересмотреть понятие периферийного устройства. В настоящее время под периферийным устройством понимают любые цифровые устройства, которые может обмениваться информацией с МП-ой системой: разные регистры, счетчики, индикаторы, цифровые датчики, реле, сигнализаторы, преобразователи форм представлении информации, программные контролеры и т.д.

 Выделим общи принципы организации систем I/О :

1. Обмен ведётся либо отдельными битами (последовательный интерфейс RS-232) либо полными словами данных (параллельный интерфейс).

2. Действия по обмену информацией обычно синхронизируются от системного генератора синхронизации.

3. При подключении к МП системе нескольких периферийных устройств МП должен генерировать специальный сигнал выбора активного устройства.

4. Медленные периферийные устройства обмениваются информацией по мере своей готовности, а быстрые устройства обмениваются информацией непосредственно с памятью системы без участия МП с помощью контроллера прямого доступа к памяти.

Между МП системой и периферийным устройством передаётся информация двух видов:

1. управляющие данные,

2. собственно данные.

Общая организация систем ввода/вывода.

В настоящее время применяется три основных режима организации систем ввода/вывода.  

1. Программно управляемый означает, что все действия по обмену информацией инициализируются прикладными программами, а периферийному устройству отводится пассивная роль сигнализации готовности к обмену информацией.

Данный бит сначала считывается, анализируется его значение и относительно этого выполняются соответствующие действия, включая действия алгоритмически закладываемые разработчиком программы.

Недостатки – непроизводительные потери времени на ожидание могут оказаться неприемлемыми для систем, работающих в реальном режиме времени.

2. Ввод/вывод по прерываниям, где действия по обмену информацией инициирует само периферийное устройство, генерируя сигналы прерывания или запросов на обслуживание. Расходуется меньше времени МП, чем в программно управляемом режиме ввода/вывода.

3. Прямой доступ к памяти. Некоторые периферийные устройства (чаще всего устройства внешней памяти) имеют такую скорость передачи, что даже в режиме (2) скорости МП недостаточно. Интерфейс с такими устройствами реализуется в виде прямого доступа к памяти. В этом режиме на время выполнения действия функционирование МП приостанавливается и он отключается от шин адреса и данных.

Управление обменом информацией между периферийными устройствами и системной памятью осуществляет контроллер ПДП.

Обобщим основные связи по шине между МП, памятью и устройствами ввода/вывода в виде следующей схемы.

32.Обмена данными  шины PCI.

Данная шина начала широко применяться с МП Pentium. Шина PCI относится к мультиплексированной шине. Если шина 64-разрядная, то передача данных идет за два такта: младшие 32 разряда, затем старшие 32 разряда. Основной режим PCI-синхронный, поэтому тактирование осуществляется положительными фронтами тактовыми сигналами шины.

 В начале цикла фаза адреса по шине адреса выдается код адреса, а  по линии С\ВЕ код типа цикла. Действительность сигнала на шине проверяется сигналом FRAME. После подтверждения адреса SLAVE –ов начинается фаза передачи данных. Тактирование передаваемых данных осуществляется сигналом CLK (генератор тактовых импульсов). Сигнал IRDY и TRDY остаются активными до окончания полного цикла. По линии С\ВЕ помимо команды может передаваться формат передаваемых данных.

33.Режимы адресации памяти микропроцессоров. Базово-индексные режимы адресации памяти микропроцессора. Привести примеры.

При такой адресации исполн. адрес операнда определяется в результате сложения базового регистра(BX или BP) и индексных регистров(SI,DI)

Достоинством этого вида адресации является наличие гибких средств доступа к самым различным участкам памяти.

Mod=00; r/m=0xx

При использовании регистра BX исполнительный адрес определяется относительно текущего сегмента данных с параграфом DS

При использовании регистра BP исполнительный адрес определяется относительно текущего сегмента стека  параграфа DS

Пример 1.

DS: 04B50h

BX: 1000h

SI: 1500h

Mov [BX+SI],15h

Запомнить 16-рич. 15 в байте памяти с исполнительным адресом 2500 текущего сегмента данных.

Исполнительный адрес BX+SI= 1000h+1500h=2500h

Физ адрес

Пример 2.

Пусть в сегменте данных определен массив из 10 слов:

WORDS dw 0,10,20,30,40,50,60,70,80,90

Words – это имя массива

MOV BX,offset WORDS; разместить в ВХ относительный адрес массива WORDS.

MOV SI,10

MOV AX,[BX+SI]; разместить в регистре АХ слово со смещением 10 байтов от начала массива слов.

34.Этапы исторического развития микропроцессорной техники. Современные тенденции развития и технологии в области микропроцессоров.

Разработкой, производством микропроцессоров (МП) занимаются следующие фирмы: Intel, AMD, DEC, Motorola, IBM и др.

Особая роль в появлении и развитии МП принадлежит фирме Intel. Рассмотрим историю развития МП средств на примере фирмы Intel.

Семейство МП х88, х86.

Первый МП Intel 4004 был изготовлен в 1971 году, максимальная тактовая частота равнялась 750 кГц, тем немее данный МП был лучше, чем компьютер того времени. МП Intel 4004 открыл эру ПК и путь к созданию искусственных интеллектуальных систем (ИИС). Подлинный успех корпорации Intel принёс в 1974 году восьмиразрядный МП Intel 8080 выполненный с тактовой частотой не выше 2МГц.

В 1978 году Intel выпустил 16ти битный МП Intel 8086, который стал промышленным стандартом для ПЭВМ и “прародителем” семейства компьютеров класса х86.

В 1979 году появляется МП Intel 8088 архитектурно повторяющий Intel 8086, чип el 8088 содержал 29 тысяч транзисторов и благодаря его адресным линиям на шине адреса, позволял формировать физический адрес в ячейке памяти в объёме 1Мбайт.

Первоначально Intel 8088 работал на частоте 4,77МГц, и имел быстродействие 0,33 MIPS.

Были разработаны его клоны, имеющие более высокую тактовую частоту, равную 8МГц.

В феврале 1982 года фирма Intel выпустила МП Intel 80286 содержащий 130 тысяч транзисторов, с тактовой частотой 8МГц и производительностью 1,2 MIPS. Появился математический сопроцессор позволяющий реализовать арифметику с двойной точностью. Данный МП мог работать в двух режимах: режим реального времени (эмуляция Intel 8086), защищённый режим. Защищённый режим позволял работать с памятью более 1 Мбайта. Шина имела 24 адресных линии, объём адресации .

Семейство МП Intel 386.

В октябре 1985 года фирма Intel представила первый 32ух разрядный МП, Intel 180386. Он содержал 275 тысяч транзисторов, с тактовой частотой 16 МГц и производительностью 6 MIPS.

Семейство МП Intel 486.

В 1989 году фирма Intel представила МП Intel 486DХ. Содержал более 1 миллиона  транзисторов на одном кристалле, и полностью совместим со всеми МП ряда х86. Появилась КЭШ память, которая позволяла повысить быстродействие ПЭВМ до 20% - 30%. Была применена технология умножения тактовой частоты. Intel 486DX2.

Семейство Pentium.

Процессор Pentium – это главное достижение компании Intel. В марте 1993 года фирма Intel объявила о начале промышленных поставок МП Pentium 586. Достоинства: полная совместимость систем с предыдущими поколениями МП, 3 миллиона транзисторов, быстродействие = 112 MIPS; L1,L2 КЭШ память.

Pentium Pro

В 1995 году фирма Intel начала производить МП нового поколения Pentium Pro, особенности: анализ потоков данных; эмуляция выполнения инструкций; Возможность объединения большого числа МП.


35.      Цикл шины микропроцессорной системы.

Обмен информацией в микропроцессорных системах происходит в циклах обмена информацией. Под циклом обмена информацией понимается временной интервал, в течение которого происходит выполнение одной элементарной операции обмена по шине.

В системную магистраль (системную шину) микропроцессорной системы входит три основные информационные шины: адреса, данных и управления.
Шина данных — это основная шина, ради которой и создается вся система. Количество ее разрядов (линий связи) определяет скорость и эффективность информационного обмена, а также максимально возможное количество команд.
Шина данных всегда двунаправленная, так как предполагает передачу информации в обоих направлениях. Наиболее часто встречающийся тип выходного каскада для линий этой шины — выход с тремя состояниями.
Обычно шина данных имеет 8, 16, 32 или 64 разряда. Понятно, что за один цикл обмена по 64-разрядной шине может передаваться 8 байт информации, а по 8-разрядной — только один байт. Разрядность шины данных определяет и разрядность всей магистрали. Например, когда говорят о 32-разрядной системной магистрали, подразумевается, что она имеет 32-разрядную шину данных.
Шина адреса — вторая по важности шина, которая определяет максимально возможную сложность микропроцессорной системы, то есть допустимый объем памяти и, следовательно, максимально возможный размер программы и максимально возможный объем запоминаемых данных. Шина адреса может быть однонаправленной (когда магистралью всегда управляет только процессор) или двунаправленной (когда процессор может временно передавать управление магистралью другому устройству, например контроллеру ПДП).  Для снижения общего количества линий связи магистрали часто применяется мультиплексирование   шин адреса и данных. То есть одни и те же линии связи используются в разные моменты времени для передачи как адреса, так и данных (в начале цикла — адрес, в конце цикла — данные). Для фиксации этих моментов (стробирования) служат специальные сигналы на шине управления. Шина управления — это вспомогательная шина, управляющие сигналы на которой определяют тип текущего цикла и фиксируют моменты времени, соответствующие разным частям или стадиям цикла. Кроме того, управляющие сигналы обеспечивают согласование работы процессора (или другого хозяина магистрали, задатчика, master) с работой памяти или устройства ввода/вывода (устройства-исполнителя, slave). Управляющие сигналы также обслуживают запрос и предоставление прерываний, запрос и предоставление прямого доступа.

Циклы обмена информацией делятся на два основных типа:

• Цикл записи (вывода), в котором процессор записывает (выводит) информацию;
• Цикл чтения (ввода), в котором процессор читает (вводит) информацию.

36.   Программирование контроллера прерываний. Привести примеры.

http://ru.osdev.wikia.com/wiki/Программируемый_контроллер_прерываний

37.Цикл обмена данными на основе прямого доступа к памяти. Контроллер прямого доступа к памяти.

В современной МПС применяются 3 режима ввода-вывода

1 програмно-управляемый вводвывод

2 вводвывод по прерываниям

3 управление процессом и передачей набора данных контролером ПДП

Рассм режим 3. Некоторые ПЦ чаще всего устройства внешней памяти имеют такую высокую память передачи данных, что пропускной способности МП недостаточно. Обмен данными такими уст-ми реализуется в режиме прямого доступа к памяти ( ПДП). В таком режиме на время его действия, действия МП полностью включается и он отключается от ША и ШД. Управление процессом и передачей данных в таком случае осуществляетя с помощью контроллера ПДП.

Такой способ обмена данными используют быстродействующие внешние запоминающ устр-в CD(DVD приводы, ZIP и т.п.) Для реализации режима ПДП обеспечивается непосредственная связь к ПДП и ОЗУ. В ряде случаев для этого использовались спец шины адреса и данных. Но время их в эксплуатации показало что данное решение явл-ся неоптимальным, т.к. приводит к значительному усложнению МПС особенно при подключении нескольких устр-в.

В целях сокращ кол-ва линий на шинах ЭВМ контроллер ПДП подключают к памяти посредством ША и ШД системного интерфейса. При этом возникает проблема совместного  использ ША и ШД самим МП и КПДП.

Выделяют 2 основ способа решения выше указ проблемы.

1) реализация обмена данных в режиме ПДП с захватом цикла .

2) реализация обмена данных в режиме ПДП с блокировкой МП

Существует  2 вида захвата цикла в режиме ПДП. 1) для обмена используют те машинные циклы МП в которых он не обменивается данными с  ОЗУ. В такие циклы к ПДП включает обмен данным не мешая МП.

Недостатком явл: возникновения проблемы перекрытия обмены ПДП с операциями обмена от Мп. В некоторых МПС с этой целью формируют специальный управляющий сигнал указывающий на циклы в которых Мп не обменивается данными (нет обращения к системной магистрали)

Недост: 1) при использовании нескольких МП для выделения циклов необходимо применение в кпдп спец селектирующих схем –> значительно  усложняется конст. 2) обмен данными возможен только в короткие промежутки времени

2 режим: принудительное отключение МП от шин системного интерфейса. Осущ на основе формирования управляющего сигнала требования ПДП. МП получив этот сигнал останавливает выполнение очередной команды не дожидаясь ее завершения и выдает на системный интерфейс управляющий сигнал и отключается от шин системного интерфейса. С этого момента все шины системного интерфейса управляются только к ПДП. После завершения цикла обмена происходит снятие управляющего сигнала «требования ПДП» и осущ возврат к упр-ию системного интерфейса МП.

Недостаток % замедлен выполнение текущей программы, но не значительно.

38.Архитектура таймера микропроцессора.

Таймер входит в состав вычислителя и выполняет следующие операции:

1)прерывание МП с постоянной частотой для того, чтобы OС ЭВМ могла переключать выполняющие программы.

2)вывод в устройство I/o точных временных сигналов с прогнозируемыми периодами.

3)измерения временной задержки между внешними событиями.

4)подсчет числа событий.

5)прерывание МП после появления запрограммированного числа событий.

Микросхема таймера состоит из 3-х однотипных каналов, каждый из которых программируется через порты. Данные через порт записываются в регистр I/o по байтово (сначала младшие затем старшие). Полученное число передается в шестнадцати разрядный регистр таймера, который хранит его. В заданный момент времени копия полученного числа записывается в 16-и разрядный счетчик. При появлении  на входе счетчика импульса, его значение уменьшается на единицу импульсами генератора. При достижении соответствующего значения канал выдает из выходного регистра сигнал и новая копия содержимого входного регистра записывается в счетчик. Текущее содержимое счетчика можно прочитать в любой момент и это не помешает таймеру выполнить свои функции. Таймер получает импульсы с частотой 1,19318 МГц. Канал 0 – определяет время суток входные импульсы поступают через 55 мсек.(18,2 раза в сек.) каждая из этих сигналов вызывает аппаратное прерывание IRQ0. результаты подсчета выбранных таймером сигналов хранятся в облости переменных BIOS последующему адресу:0000:046ch. Канал 1- управляет ригинирацией памяти;

Канал 2- связан с динамикой

Каждый канал имеет две входные и одну выходную линию. На линиях CLK поступают  прямоугольные тактовые импульсы GATE – позволяет или запрещает прохождение импульсов.

Порт 43h связан  8-ми размерным командным регистром микросхемы таймера. Рассмотрим основные виды данного регистра :

Бит 0 : 0- отчет идет в двоичной форме; в обратном случае в двоичном – десятичной(ВСД)

Бит 1…3: номер режима выработки сигнала канала(обычно равно 3)

Бит 4…5:тип операции с таймером.

                   00-передача значения счетчика выходной регистр;

                   01-считывание / запись только младшего байта;

                   10- считывание /запись старшего байта;

                   11- считывание / запись сначала младшего, затем старшего байта.

Бит 6…7:  00- нулевой канал;

                   01-первый канал

                   10-второй канал

                   11- подготовка к считыванию данных из командного регистра.

39.Цикл программного обмена данными (Q-bus).

Q-Bus (также известная как LSI-11 Bus) — одна из разновидностей шин, применяемых в компьютерах PDP-11 и MicroVAX фирмы Digital Equipment Corporation.
Q-Bus являлась удешевленным вариантом шины Unibus и использовала мультиплексирование, так что линии данных и адреса использовали те же самые контакты. Это позволяло как уменьшить размер так и удешевить конструкцию, при сохранении практически такой же функциональности.
Спустя некоторое время адресное пространство шины было увеличено с 16 до 18 и далее до 22 бит. Также были добавлены режимы пересылки блоков данных.

Также как и Unibus, Q-Bus использует :
Ввод/вывод с отображением на память
Адресацию с точностью до байта
Строгие отношения главный-подчинённый на шине
Асинхронный протокол взаимодействия
Ввод-вывод с отображением на память означает, что при обмене данными между любыми двумя устройствами на шине, такими как ЦП, память, порты ввода-вывода, используются одни и те же протоколы. На шине Unibus специальный блок адресов был выделен для устройств ввода-вывода. В Q-Bus это соглашение упростили, введя дополнительный сигнал (изначально назывался BBS7 Bus Bank Select 7, позднее получил более общее название BBSIO, Bus Bank Select I/O, в МПИ — ВН ВВ или ВУ), который выбирает блок адресов, предназначенных для устройств ввода-вывода.
Адресацию с точностью до байта означает, что минимальной адресуемой единицей на шине является 8-ми битный байт. Поскольку шина 16-битная и содержит два байта, то адресная линия AD0 используется специальным образом — для указания старшего или младшего адресуемого байта. Все 16-битные операции (операции со словом) могут обращаться только по чётным адресам, а 16-битная операция по нечетному адресу вызывает прерывание особого вида (ошибка шины). Существует специальная линия — WTBT (на МПИ — БАЙТ или ПЗП) обозначающая что происходит операция записи байта. Операция чтения на шине всегда происходит пословно по четному адресу (AD0=0) и ненужный байт просто отбрасывается.
Строгие отношения главный-подчинённый на шине означает, что в каждый текущий момент времени только одно устройство может быть в состоянии Главный (Master или Ведущий) на шине. Ведущее устройство инициирует транзакцию на шине и ему отвечает максимум одно ведомое устройство. Ведущее устройство может инициировать любую операцию — чтение или запись. После окончания цикла шины механизм арбитража выбирает новое устройство, которое будет главным на шине в следующем цикле.
Асинхронный протокол взаимодействия означает что длина цикла шины не зафиксирована во времени; продолжительность каждого отдельного цикла на шине определяется исключительно взаимодействием Ведущего и Ведомого (Master и Slave) устройств в текущем цикле. Эти устройства используют специальные сигналы для управления длительностью цикла шины. Кроме того, специальная логика Ведущего устройства ограничивает максимальную длительность цикла для предотвращения зависания.
В зависимости от поколения, Q-Bus содержала 16, 18, или 22 линии адреса-данных BDAL (Bus Data/Address Line). При этом, в цикле шины 16, 18, или 22 линии использовались в фазе адреса для передачи физического адреса, а затем 8 или 16 младших линий использовались для передачи данных в фазе передачи данных. В некоторых системах по старшим линиям в фазе передачи данных передавались контрольные разряды или биты четности. Системы нового поколения могли поддерживать блочный режим работы шины, когда после фазы передачи адреса следовала одна или более фаз передачи данных (при это данные должны были располагаться в последовательных адресах). Поскольку при передаче адреса передача данных невозможна, блочный режим позволял уменьшить количество фаз адреса и дать больше времени на передачу данных, позволяя увеличить пропускную способность шины.

40.Архитектура вычислителя УЧПУ.

Аппаратную основу современных микропроцессорных УЧПУ составляют микропроцессорная техника и некоторые специальные аппаратные решения, свойственные только УЧПУ.

Ядром УЧПУ  является 1 или группа вычислителей, каждый из которых построен на микропроцессорной основе.

В данной схеме можно выделить операционное устройство (исполнительная часть вычислителя) и устройство управления, запоминающее устройство, интерфейс ввода-вывод и генератор.

Все устройства соединены между собой шинами

Шина – множество общих для всех компонентов вычислителя системой проводов. Данные, передаваемые от одного устройства к другому перемещаются по шине, пока не достигнут места назначения. Каждый байт памяти или устройство прямо или косвенно подключен к шине. Когда дополнительное устройство вставляется в разъем расширения на системной плате, то тем самым оно подключается к шине и становится неотъемлемой частью УЧПУ.

Каждая ячейка памяти и порт ввода-вывода имеет уникальный адрес. Всякий раз при обращении к памяти или к порту этот адрес передается по шине адреса, после чего следует передача данных. В настоящее время применяются следующие шины:

- питания

- управления (схемы прерываний, тактовые импульсы от таймера и т.п.)

- адреса

- данных

Шина адреса стандартных УЧПУ состоит из 20-ти сигнальных линий: несущих адреса ячеек памяти и портов I/O. По каждой линии перемещаются 2 возможных значения: 0 или 1. Т.о. максимальный адресуемый объем памяти равен 2²⁰=1Мб.

АЛУ предназначено для аппаратного исполнения простейших операций (+,-, конъюнкция и дизъюнкцию, сложение по модулю, сдвиг), более сложные операции выполняются с помощью подпрограмм.